Обязанности
- разрабатывать программные компоненты и тесты для верификационных окружений на SystemVerilog, UVM и C++
- изучать и применять передовые маршруты разработки и методики верификации СнК
- с использованием современных инструментов САПР проводить симуляции и исследование rtl-описания проекта
- развивать методы формального (математического) доказательства (при наличии предрасположенности к математическим методам)
- получать необходимый опыт и знания для получения востребованной на отечественном и мировом рынке профессии Инженер верификатор ASIC
Требования
- неоконченное высшее (бакалавриат, начиная с 3 курса)
- базовые знания Verilog, C++, ООП, цифровой схемотехники
- желание наращивать компетенции в языках описания аппаратуры(SystemVerilog), языках программирования низкого уровня (С/C++) и верификации
- возможность уделять работе от 20 часов/неделю
Отправить резюме
ЕСЛИ ВЫ НЕ НАШЛИ ИНТЕРЕСУЮЩУЮ ВАКАНСИЮ, НЕ ОТЧАИВАЙТЕСЬ - ПИШИТЕ НАМ НА ПОЧТУ HR@ELVEES.COM
МЫ ОБЯЗАТЕЛЬНО РАССМОТРИМ ВАШЕ РЕЗЮМЕ.
