Обязанности

• Разработка тестового плана функциональной верификации для СФ-блока/СнК
• Разработка верификационного окружения и верификационных компонентов (агентов) с использованием UVM/SystemVerilog
• Освоение и внедрение в окружение верификационных IP (VIP) третьих сторон (Cadence и др. поставщиков)
• Разработка UVM/SystemVerilog/C++/ASM тестов для функциональной верификации RTL модели СФ-блока или СнК
• Разработка генераторов тестов (python, C++)
• Разработка скриптов компиляции среды верификации и тестов
• Автоматизация регрессионного тестирования (настройка задач и скриптов Jenkins, Python, yaml, TCL)
• Отладка тестов на RTL/TLM модели (преимущественно с применением САПР Cadence), топологическом списке цепей (netlist), прототипе в ПЛИС, эмуляторе, изготовленных ИС СнК
• Взаимодействие с разработчиком RTL и инженером физического дизайна с целью локализации обнаруженных проблем
• Ведение списка обнаруженных дефектов в системе отслеживания ошибок (Jira, Confluence)
• Исследование и контроль функциональных параметров СФ-блока/СнК (пиковая/ реальная производительность, пропускная способность, потребление и т.п.
• Контроль качества верификации СнК/СФ-блоков (покрытие, проверка факта фиксации ошибок тестами, скорость обнаружения ошибок тестами и т.п.
• Составление отчетов о состоянии верификации проекта (в том числе, с использованием средств автоматизации)

Требования

• Опыт верификации СФ-блоков и СнК
• Опыт разработки кода на Verilog/SystemVerilog
• Опыт программирования на С/С++
• Понимание принципов цифровой схемотехники
• Понимание ООП
• Опыт работы с UVM, SystemVerilog, SystemC;
• Опыт работы с периферийными интерфейсами Ethertnet, USB, PCIE, DDR и другими
• Опыт работы с накристальными интерфейсами AMBA APB, AHB, AXI
• Знание Python

• Опыт работы с Git