Обязанности
- реализация алгоритмов цифровой обработки сигналов на ПЛИС (разработка IP-ядер алгоритмов ЦОС, проектирование архитектуры модулей на языке Verilog, SystemVerilog);
- моделирование и верификация разработанных IP-ядер алгоритмов ЦОС;
- разработка транспортной Ethernet архитектуры (1G): разработка проектов, включающих ROM (On-Chip, Flash) и RAM (On-Chip, DDR3, DDR4) память;
- разработка модулей интерфейсного сопряжения с внешними микросхемами (SerDes, UART, SPI, I2C, CAN);
- оптимизация проектов ПЛИС по быстродействию и занимаемым ресурсам ПЛИС;
- отладка и тестирование разработанных IP-ядер алгоритмов ЦОС и прошивок ПЛИС на испытательных стендах;
- разработка технической документации на разработанные алгоритмы ЦОС;
- разработка тестбенчей для проектов и модулей;
- поддержка существующих проектов.
Требования
- высшее законченное образование (инженерное, техническое);
- знание языков описания аппаратуры Verilog (SystemVerilog);
- владение САПР для разработки, моделирования и верификации проектов на ПЛИС;
- навыки верификации и отладки FPGA-проектов;
- знание и умение задавать временные ограничения;
- опыт работы в системах связи. MIMO, OFDM;
- знание основ аналоговой и цифровой схемотехники;
- опыт работы с FPGA Intel (Altera) или Xilinx от 2 лет;
- базовые знания алгоритмов цифровой обработки сигналов;
- знание технического английского языка (чтение документации и профессиональной литературы).
Отправить резюме
ЕСЛИ ВЫ НЕ НАШЛИ ИНТЕРЕСУЮЩУЮ ВАКАНСИЮ, НЕ ОТЧАИВАЙТЕСЬ - ПИШИТЕ НАМ НА ПОЧТУ HR@ELVEES.COM
МЫ ОБЯЗАТЕЛЬНО РАССМОТРИМ ВАШЕ РЕЗЮМЕ.
