Обязанности
- Разработка цифровых блоков ASIC
- Логический синтез цифровых схем
Требования
- Опыт выполнения логического синтеза
- Опыт разработки RTL с использованием языков Verilog/SystemVerilog
- Опыт сопровождения верификации RTL разрабатываемых блоков
- Опыт составления SDC на разрабатываемые блоки
- Опыт сопровождения топологического проектирования разрабатываемых блоков
- Знания: Verilog, ASIC, DSP, RTL, Cadence, Xcelium, Synopsys
Отправить резюме
ЕСЛИ ВЫ НЕ НАШЛИ ИНТЕРЕСУЮЩУЮ ВАКАНСИЮ, НЕ ОТЧАИВАЙТЕСЬ - ПИШИТЕ НАМ НА ПОЧТУ HR@ELVEES.COM
МЫ ОБЯЗАТЕЛЬНО РАССМОТРИМ ВАШЕ РЕЗЮМЕ.